下列图显示了同步和异步 DSP 电源噪音之间的典型差异。这些图是示波器的屏幕截图，测量了高性能 DSP 在电源层上产生的噪音。
图 1：同步 DSP 电压波纹
图 2：异步 DSP 电压波纹
在 IC 设计人员眼中，更出色的切换性能代表更可靠的电路。电路同时发生大规模切换时，将产生非常大的瞬时电流。在设备的电网上显示为 IR 降。这意味着电网的某一区域在此时的电压较低。这是意料之中的正常情况，通常都通过设计验证来确保电网能承受预计的最大电压下降。有时这也是一种限制因素，妨碍设计人员在逻辑的特定区域进行进一步设计。
消除时钟偏差：采用异步设计还有很多原因。低于 90 纳米的硅片是生产的趋势。这可以从硅制造商大力投入以纠正一系列问题上得以证明。他们已着手开发干涉计量学（Interferometric Metrology）等高级技术，尽量使光罩的最小特征尺寸小于当前的曝光波长。
由于这些变量会提高设备的偏差量，因此在过程中控制它们非常重要。
时钟偏差被定义为时钟信号到达电路中不同点的时间差。
由于相同时钟上的所有逻辑必须有序地运行，因此时钟偏差必须保持在最低水平，以确保电路正确运行。设备的时钟频率越高，可允许的偏差越小。
随着特征尺寸的减少，时钟偏差的问题将更加严重。相比以前，特定晶片中将分为“慢速”芯片和“快速”芯片；由于密度大幅增加，单个芯片中的变量也将有所体现。这种状况的性质对于大型单片同步设备意义非常重大。
采用异步 DSP 核心可避免此类问题。DSP 核心基于小型自计时电路。因此所有定时对于该逻辑块相关的小区域都是本地的。
稳定性更高：半导体主要受三大物理属性影响：制作流程速度、电源电压电平和温度。如果这些特征发生任何变化，将造成晶体管运转更快或更慢的情况。
同步电路必须在上述参数的最佳和最差状态值下进行静态时序分析（static timing analysis），以确保设备工作正常。换而言之，同步电路有一个可以使电路停止工作的“切断点”。
由于异步电路是自计时电路，因此它们在物理特征变化时只须加速或减速。因为控制自计时的逻辑与处理逻辑处于相同区域，所以温度和电压等环境变化都会对两者造成影响。所以，异步电路针对抵抗动态电压下降等瞬时变化的抗影响性能更好，还将根据长期温度和电压变化进行自动调整。
横空出世：通用异步 DSP
由于成功采用异步设计技术的各种设备不断出现，异步设计正受到越来越多的关注。异步逻辑的优点众所周知。包括低功耗和更稳定的设计等等。
直到最近，异步电路仅仅在非常必要时才使用。由于学术界的偏见，它们通常被视为边缘产品。现在，许多商用设备已经开发了上述针对各类小众市场的功能。
完全基于异步逻辑的通用 DSP 核心的出现表明，现有的工具、技术和知识创造的商用产品可应用于更大的客户群体。更吸引人的是，该设备可与任何现有 DSP 一样进行同样的编程和操作。也就是说，这个解决方案在丝毫不影响可用性的基础上，实现了异步技术的所有优点。
Octasic Inc. 成立于 1998 年，总部在加拿大魁北克省蒙特利尔，是一家面向融合电信运营商、企业和终端通信设备市场提供完整的硅和软件解决方案的全球提供商。在功能、密度、成本和功耗等方面，Octasic 质量优异的可扩展语音、视频和数据解决方案为下一代制造商带来了最好的灵活性和无与伦比的性能。如欲了解详细信息，请访问 www.octasic.com。
关于作者：James Awad，Octasic 产品市场推广经理
James Awad 是 Octasic 半导体部的一名产品市场推广经理，在电信行业具有九年以上的从业经验。他在康考迪亚大学蒙特利尔分校获得学士学位，在针对语音数据包网络的 ASIC 设计和系统架构方面有较深造诣。供职于 Octasic 期间，他在回声消除和语音质量方面进行了深入钻研。
目前开发有多种技术消除切换逻辑的能耗，如时钟门控。迄今为止，这些技术都无法实现异步设计的更低功耗。
时钟门控对于异步电路来说并非必备。实际上，异步电路仅在执行有效操作时耗能。换言之，无需增加电路的情况下，异步电路的功耗将根据所提供的性能相应地增加。这意味着，不需要更多调整，这种设备就拥有低待机电流，其功耗也将随实际提供的性能而增加。
切换性能更出色：除了功耗更低外，含有异步逻辑的设备还将拥有极低的 EMI。无论是 IC 设计人员还是最终用户，它带来的好处数不胜数。
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